㈠ 下图（a）为由4个维持阻塞d触发器组成的4位右移位寄存器。4个d触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。数码由最左边的ff0的dr端串行输入。
图 由d触发器组成的单向移位寄存器
（a） 右移位寄存器（b） 左移位寄存器
工作原理：
每一个触发器的输出→其右边触发器的输入，则对应每一个cp上升沿，数据右移一位。
右移位寄存器的状态表：
移位脉冲
输入数据
移 位 寄 存 器 中 的数
q0 q1 q2 q3
0
1
2
3
4
1
0
1
1
0 0 0 0
1 0 0 0
0 1 0 0
1 0 1 0
1 1 0 1
并行输出方式：数码由q3、q2、q1、q0取出
串行输出方式：数码从q3取出，但需要输入4（触发器的个数）+4（数码位数）个移位脉冲才能从4位寄存器中取出存放的4位数码1011。
㈡ 4位左移位寄存器。
电路图见图(b)所示,数码由最右边的ff3的d3端串行输入。每一个触发器的输出→其左边触发器的输入，
则对应每一个cp上升沿，数据左移一位。